Стартап Verkor.io, специализирующийся на ИИ-дизайне чипов, в опубликованной в марте работе заявил, что его агентная ИИ-система Design Conductor автономно создала полноценное ядро процессора RISC-V.
На вход система получила техническое задание из 219 слов, а на выходе за 12 часов выдала верифицированный проект, готовый к разметке, на порядки быстрее привычных для коммерческого дизайна чипов 18–36 месяцев.
По данным Verkor, это первый случай, когда автономный агент построил рабочий процессор от спецификации до файла GDSII-разметки. Получившийся процессор VerCore представляет собой пятистадийное конвейерное ядро, которое уложилось в тайминги на частоте 1,48 ГГц в рамках технологии ASAP7 (набор 7-нанометровых параметров проектирования) и набрало 3 261 балл в бенчмарке CoreMark.
В работе Verkor подробно описана архитектура конвейера с пятью стадиями – выборкой инструкций, декодированием, исполнением, обращением к памяти и записью результата – а также ранним разрешением ветвлений и форвардингом операндов. В ходе оптимизации система самостоятельно реализовала быстрый умножитель Бута-Уоллеса на частоте 2,57 ГГц и выбрала схему с однотактовым штрафом за ветвление, предварительно реализовав и протестировав варианты на один и два такта.
Verkor сравнивает производительность VerCore в CoreMark с Intel Celeron SU2300 – мобильным чипом 2011 года на архитектуре Penryn. Пятистадийное in-order ядро без кэшей и без внеочередного исполнения по меркам индустрии считается достаточно простым дизайном. В самой работе отмечается, что передовые чипы стоят свыше 400 миллионов долларов и требуют 18–36 месяцев работы команд из сотен инженеров, однако VerCore значительно проще таких решений. При этом 12-часовой автономный прогон от ТЗ до разметки остаётся показательным, пусть даже на этом относительно невысоком уровне сложности задача потребовала «многих десятков миллиардов токенов».
VerCore не производился физически и был верифицирован в симуляции с помощью Spike, референсного симулятора ISA RISC-V. Сам ASAP7 тоже не производственный 7-нм техпроцесс, а академический набор параметров проектирования. Однако Verkor утверждает, что процессор способен запускать вариант uCLinux в симуляции.
В работе открыто признаются ограничения лежащих в основе языковых моделей. Авторы отмечают, что агент иногда «недооценивает сложность работы, необходимой для устранения определённых проблем». В одном из случаев, столкнувшись с нарушением таймингов, Design Conductor попытался внести крупные изменения с углублением конвейера вместо того, чтобы поискать более простые объяснения.
В другом эпизоде исследователи наблюдали, как модель рассуждает о Verilog – событийно-ориентированном языке – так, будто это последовательный код.
Мы обнаружили, что это не влияло на способность DC добиваться функциональной корректности, но затрудняло отладку проблем с таймингами.
По оценкам исследователей, для доведения системы до чипа производственного уровня всё ещё потребуется от 5 до 10 экспертов-людей. Вычислительные затраты к тому же растут нелинейно с усложнением дизайна, что делает процесс менее практичным в коммерческом масштабе. Verkor планирует выложить исходники RTL и скрипты сборки VerCore к концу апреля, а также показать FPGA-реализацию на конференции DAC (ежегодная Electronic Design Automation Conference).
